DDR SDRAM

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A memória síncrona Double Data Rate (em português Taxa Dupla de Transferência) é uma classe de memória de acesso aleatório síncrono e dinâmico (SDRAM) de dispositivos computacionais que trabalha com uma taxa dupla de dados (DDR). DDR SDRAM; ou seja, uma memória que aumenta a performance.^[1] Retroativamente chamado de DDR1 SDRAM, evoluiu até a versão DDR5, onde os sucessores não são compatíveis com versões anteriores ou posteriores; o que significa que os módulos de memória do tipo 2, 3, 4 e 5 não funcionarão em placas-mãe equipadas com DDR1, e vice versa.

Em comparação com a SDRAM de taxa de dados única (SDR), a interface DDR SDRAM possibilita taxas de transferência mais altas por meio de um controle mais rígido do tempo dos dados elétricos e dos sinais de relógio. As implementações geralmente precisam usar esquemas como loops de bloqueio de fase e autocalibração para atingir a precisão de tempo necessária.^[2][3] A interface usa bombeamento duplo (transferência de dados nas bordas ascendente e descendente do sinal de clock) para dobrar a largura de banda do barramento de dados sem um aumento correspondente na frequência do clock. Uma vantagem de manter a frequência do clock baixa é que isso reduz os requisitos de integridade do sinal na placa de circuito que conecta a memória ao controlador. O nome "taxa de dados dupla" refere-se ao fato de que um DDR SDRAM com uma certa frequência de clock atinge quase o dobro da largura de banda de um SDR SDRAM funcionando na mesma frequência de clock, devido a esse bombeamento duplo.

Com os dados sendo tranferidos de 64 bits por vez, DDR SDRAM fornece uma taxa de tranferência (em bytes/s) de taxa de clock do barramento de memória) x2 (para taxa dupla) x64 (número de bits transferidos) /8 (número de bits /byte). Assim, como uma frequência de barramento de 100MHz, DDR SDRAM fornece uma taxa de transferência máxima de 1600 MB/s.

No final da década de 1980, a IBM construiu DRAMs usando um recurso de clock de borda dupla e apresentou seus resultados na Convenção Internacional de Circuitos de Estado Sólido em 1990.^[4][5]

A Samsung demonstrou o primeiro protótipo de memória DDR em 1997,^[6] e lançou o primeiro chip DDR SDRAM comercial (64 Mb) em junho de 1998,^[7][8][9] seguido logo depois pela Hyundai Electronics (agora SK Hynix) no mesmo ano.^[10] O desenvolvimento do DDR começou em 1996, antes de sua especificação ser finalizada pelo JEDEC em junho de 2000 (JESD79).^[11] JEDEC estabeleceu padrões para taxas de dados de DDR SDRAM, dividido em duas partes. A primeira especificação é para chips de memória e a segunda é para módulos de memória. A primeira placa-mãe de PC de varejo usando DDR SDRAM foi lançada em agosto de 2000.^[12]

Para aumentar a capacidade de memória e largura de banda, os chips são combinados em um módulo. Por exemplo, o barramento de dados de 64 bits para DIMM requer oito chips de 8 bits, endereçados em paralelo. Vários chips com as linhas de endereço comuns são chamados de classificação de memória. O termo foi introduzido para evitar confusão com linhas e bancos internos do chip. Um módulo de memória pode ter mais de uma classificação. O termo lados também pode ser confuso porque sugere incorretamente a colocação física de chips no módulo. Todas as classificações estão conectadas ao mesmo barramento de memória (endereço + dados). O sinal de seleção de chip é usado para emitir comandos para classificação específica.

Adicionar módulos a um único barramento de memória cria carga elétricaadicional em seus drivers. Para mitigar a queda da taxa de sinalização de barramento resultante e superar o gargalo de memória, novos chipsets empregram a arquitetura multicanal.

Nota: Todos os listados acima são especificados pela JEDEC como JESD79F.^[14] Todas as taxas de dados de RAM entre ou acima dessas especificações listadas não são padronizadas pelo JEDEC - frequentemente são simplesmente otimizações do fabricante usando uma tolerância mais restrita ou chips com excesso de volume. Os tamanhos de embalagem em que o DDR SRAM é fabricado são padronizados pela JEDEC.

Não há diferença arquitetônica entre os módulos DDR SDRAM. Em vez disso, os módulos são projetados para funcionar em frequências de clock diferentes: por exemplo, um módulo PC-1600 é projetado para funcionara 100 MHz e um PC-2100 é projetado para funcionar a 133 MHz. A velocidade do clock de um módulo designa a taxa de dados na qual seu desempenho é garantido, portanto, é garantido que ele funcione com taxas de clock mais baixas (underclocking) e pode possivelmente funcionar com taxas de clock mais altas (overclocking) do que aquelas para as quais foi feito.^[15]

Módulos DDR SDRAM para computadores desktop, módulos de memória dual in-line (DIMMs), têm 184 pinos (em oposição a 168 pinos em SDRAM ou 240 pinos em DDR2 SDRAM) e podem ser diferenciados de SDRAM DIMMs pelo número de entalhes (DDR SDRAM tem um, SDRAM tem dois). DDR SDRAM para notebooks, SO-DIMMs, tem 200 pinos, que é o mesmo número de pinos que DDR2 SO-DIMMs. Essas duas especificações são marcadas de forma muito semelhante e deve-se tomar cuidado durante a inserção se não tiver certeza de uma correspondência correta. A maioria das SDRAM DDR opera com uma tensão de 2,5 V, em comparação com 3,3 V para SDRAM. Isso pode reduzir significativamente o consumo de energia. Os chips e módulos com padrão DDR-400/PC-3200 têm uma tensão de 2,6 V.

O padrão JEDEC nº21 - C define três tensões operacionais possíveis para DDR de 184, conforme identificad pela posição do entralhe da chave em relação à linha central. A página 4.5.10-7 define 2,5 V (esquerda), 1,8 V (centro), TBD (direita), enquanto a página 4.20.5-40 indica 3,3 V para a posição de entalhe à direita. A oridentação do módulo para determina a posição do entalhe da chave é com 52 posições de contato à esquerda e 40 posições de contato à direita.

Aumentar ligeriamente a tensão de operação pode aumentar a velocidade máxima, ao custo de maior dissipação de energia e aquecimento, e ao risco de mau funcionamento ou danos.

Capacidade

Número de dispositivos DRAM: O número de chips é um múltiplo de 8 para módulos não ECC e um múltiplo de 9 para módulos ECC. Os chips podem ocupar um lado (lado único) ou ambos os lados (lado duplo) do módulo. O número máximo de chips por módulo DDR é 36 (9x4) para ECC e 32 (8x4) para não-ECC.

ECC vs não-ECC

Módulos que possuem código de correção de erros são rotulados como ECC. Módulos sem código de correção de erros são rotulados como não ECC.

Clock

Latência CAS (CL), tempo de ciclo de clock (t_CK), tempo de ciclo de linha (t_RC), tempo de ciclo de atualização de linha (_RFC), tempo de linha ativa (t_RAS).

Buffering

Registrado (ou em buffer) vs sem buffer.

Embalagem

Normalmente DIMM ou SO-DIMM.

Consumo de energia

Um teste com RAM DDR e DDR2 em 2005 descobriu que o consumo méido de energia parecia ser da ordem de 1-3W por módulo de 512MB; isso aumenta com a taxa de clock e quando em uso, em vez de inativo.^[16] Um fabricante produziu calculadoras para estimar a potência usada por vários tipos de RAM.^[17]

As características do módulo e do chip estão inerentemente vinculadas.

A capacidade total do módulo é um produto da capacidade de um chip e do número de chips. Os módulos ECC multiplicam por 8/9 porque usam 1 bit por byte (8 bits) para correção de erros. Um módulo de qualquer tamanho específico pode, portanto, ser montado a partir de 32 pequenos chips (36 para memória ECC) ou 16 (18) ou 8 (9) chips maiores.

A largura do barramento de memória DDR por canal é de 64 bits (72 para memória ECC). A largura total de bits do módulo é um produto de bits por chip e número de chips. Também é igual ao número de classificações (linhas) multiplicado pela largura do barramento de memória DDR. Consequentemente, um módulo com um número maior de chips ou usando x8 chips em vez de x4 terá mais classificações.

Este exemplo compara diferentes módulos de memória de servidor do mundo real com um tamanho comum de 1 GB. Definitivamente, deve-se ter cuidado ao comprar módulos de memória de 1GB, porque todas aessas variações podem ser vendidas em uma posição de preço sem declarar se são x4 ou x8, classificação simples ou dupla.

Existe uma crença comum de que o número de classificações do módulo é igual ao número de lados. Como mostram os dados acima, isso não é verdade. Também é possível encontrar módulos de 2 lados / 1 classificação. Pode-se até pensar em um módulo de memória de 1 lado / 2 posições com 16 (18) chips em um únido lado x8 cada, mas é improvável que tal módulo tenha sido produzido.

Densidade DRAM

O tamanho do chip é medido em Megabits. A maioria das placas-mãe reconhecem apenas módulos de 1GB se eles contiverem chips de 64M x8 (baixa densidade). Se forrem usados módulos de 1GOB de 128M x4 (alta densidade), eles provavelmente não funcionarão. O padrão JEDEC permite 128M x4 apenas para módulos registrados projetados especificamente para servidores, mas alguns fabricantes genéricos não estão em conformidade.^[18]

Organização

A notação como 64M x4 significa que a matriz de memória tem 64 milhões (o produto de bancos x linhas x colunas) locais de armazenamento de 4 bits. Existem chips DDR x4, x8 e x16. Os chips x4 permitem o uso de recursos avançados de correção de erros, como Chipkill, Memory scrubbing e Intel SDDC em ambientes de servidor, enquanto os chips x8 e x16 são um pouco mais baratos. Os chips x8 são usados principalmente em desktops/notebooks, mas estão entrando no mercado de servidores. Normalmente existem 4 bancos e apenas uma linha pode estar ativa em cada banco.

Da cédulo JCB-99-70, e modificada por várias outras cédulas da diretoria, formuladas sob o conhecimento do Comitê JC-42.3 sobre Parametrização de DRAM.

Registro de revisão do padrão nº79:

• Versão 1, Junho de 2000
• Versão 2, Maio de 2002
• Versão C, Março de 2003 – Padrão JEDEC Nº 79C.^[19]

"Este padrão abrangente define todos os aspectos necessários de SDRAMs de 64Mb a 1Gb DDR com interfaces de dados X4/X8/X16, incluindo recursos, funcionalidade, parâmetros ac e dc, pacotes e atribuições de pinos. Esse escopo será posteriormente expandido para se aplicar formalmente a dispositivos x32 e dispositivos de densidade mais alta também."

PC3200 é DDRM SDRAM projetado para operar a 200MHz usando chips DDR-400 com largura de banda de 3.200MB/s. Com a memória PC3200 transfere dados nas bordas de clock de subida e descida, sua taxa de clock efetiva é de 400MHz.

Módulos PC3200 não ECC de 1GB são normalmente feitos com 16 chips de 512 Mbit, 8 em cada lado (512 Mbits x 16 chips)/(8 bits (por byte)) - 1.024 MB. Os chips individuais que constituem um módulo de memória de 1 GB são geralmente organizados como 2²⁶ palavras de 8 bits, comumente expressas como 64M x8. A memória fabricada dessa forma é RAM de baixa densidade e geralmente é compatível com qualquer placa-mãe que especifique memória DDR-400 PC3200.^[20]

O DDR (DDR1) foi substituído pelo DDR2 SDRAM, que teve modificações para maior frequência de clock e novamente dobrou a taxa de tranferência, mas opera no mesmo princípio do DDR. Competindo com a DDR2 estava a Rambus XDR DRAM. DDR2 dominou devido a fatores de custo e suporte. A DDR2, por sua vez, foi substituída pela DDR3 SDRAM, que ofereceu melhor desempenho para aumentar a velocidade do barramento e novos recursos. O DDR3 foi substituído pelo DDR4 SDRAM, que foi produzido pela primeira vez em 2011 e cujos padrões ainda estavam em evolução (2012) com mudanças arquitetônicas significativas.

A profundidade do buffer de pré-busca do DDR é 2 (bits), enquanto o DDR2 usa 4. Embora as taxas de clock efetivas do DDR2 sejam maiores do que o DDR, o desempenho geral não era melhor nas implementações iniciais, principalmente devido às altas latências dos principais módulos DDR2. O DDR2 começou a ser eficaz no final de 2004, à medida que módulos com latências mais baixas se tornaram disponíveis.^[21]

Os fabricantes de memória declararam que era impraticável produzir em massa memória DDR1 com taxas de transferência efetivas superiores a 400MHz (ou seja, 400 MT/s e 200MHz de clock externo) devido às limitações internas de velocidade. O DDR2 começa de onde o DDR1 parou, utilizando taxas de clock internas semelhantes ao DDR1, mas está disponível em taxas de transferência efetivas de 400MHz e superiores. Os avanços do DDR3 ampliaram a capacidade de preservar as taxas de clock interno, ao mesmo tempo em que fornecem taxas de transferência efetivas mais altas, dobrando novamente a profundidade de pré-busca.

A SDRAM DDR4 é uma memória de acesso aleatório dinâmica de alta velocidade configurada internamente como 16 bancos, 4 grupos de bancos com 4 bancos par cada grupo de banco para x4/x8 e 8 bancos, 2 grupos de banco com 4 bancos para cada grupo de banco DRAM x16. A SDRAM DDR4 usa uma arquitetura de pré-busca de 8n para obter operação em alta velocidade. A arquitetura de pré-busca de 8n é combinada com uma interface projetada para transferir duas palavras de dados por ciclo de clock nos pinos de E/S. Uma única operação de leitura ou gravação para o DDR4 SDRAM consiste em uma única transferência de dados de 4 clocks de largura de 8n bits no núcleo DRAM interno e 8 transferências de dados de meio ciclo de clock de largura de n correspondentes nos pinos I/O.^[22]

RDRAM era uma alternativa particularmente cara para DDR SDRAM, e a maioria dos fabricantes abandonou o suporte de seus chipsets. Os preços da memória DDR1 aumentaram substancialmente desde o segundo trimestre de 2008, enquanto os preços da DDR2 caíra. Em janeiro de 2009, 1GB DDR1 era 2-3 vezes mais caro do que 1GB DDR2.

MDDR é um acrônimo que algumas empresas usam para Mobile DDR SDRAM, um tipo de memória usado em alguns dispositivos eletrônicos portáteis, como telefones celulares, handhelds e reprodutores de áudio digital. Por meio de técnicas que incluem fornecimento de tensão reduzida e opções de atualização avançadas, o Mobile DDR pode alcançar maior eficiência energética.

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