RISC-V

RISC-V
Prototype de processeur utilisant l'architecture RISC-V en janvier 2013.
Concepteur	Université de Berkeley
Bits	32, 64 et 128 bits
Lancement	18 mai 2010
Architecture	RISC
Libre	Oui
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RISC-V (prononcé en anglais « RISC five » et signifiant « RISC cinq ») est une architecture de jeu d'instructions (instruction set architecture ou ISA) RISC ouverte et libre, disponible en versions 32, 64 et 128 bits. Ses spécifications sont ouvertes et peuvent être utilisées librement par l'enseignement, la recherche et l'industrie. Les spécifications sont ratifiées de façon ouverte par la communauté internationale des développeurs^[1].

RISC-V est implémenté dans différents SoC à destination des objets connectés (supportés par différents systèmes temps réel ou à destination de l'embarqué, tels que Arduino, FreeRTOS, HarmonyOS, LiteOS, NuttX, RT-Thread, RustOS, Zephyr…), d'ordinateurs légers sous forme de SBC, généralement avec Linux (Arch Linux, Debian, Fedora, Gentoo, Ubuntu) ou encore des variantes d'OpenWrt, ainsi qu'Haiku, FreeBSD, NetBSD et OpenBSD. Xv6, un UNIX conçu à des fins pédagogiques pour les étudiants en développement système fonctionne également sur cette architecture. Il est également utilisé dans différents projets de supercalculateurs domestiques tel que dans un projet européen initié en 2019, l'utilisant pour ses accélérateurs au sein de SoC basse consommation développés localement et fonctionnant sous GNU/Linux, comme la grande majorité des supercalculateurs. Des projets similaires existent en Inde, au Pakistan ou encore en Chine, comme celui développé par l'Académie chinoise des sciences et différentes universités.

Ce projet, créé initialement au sein de la division informatique de l'Université de Californie à Berkeley aux États-Unis, avait d'abord une visée d'étude et de recherche mais est devenu de facto un standard d'architecture ouverte dans l'industrie.

Le but de ce projet est de faire un standard ouvert de jeu d'instructions pour microprocesseur, à l'image du standard TCP/IP pour les réseaux ou d'UNIX pour les systèmes d'exploitations, l'architecture des processeurs étant pour le moment toujours fermée, restreignant les progrès, les implémentations ou le support dans les systèmes d'exploitation^[2].

La conception du processeur commence en 2010 à l'université de Californie Berkeley, dans le but de développer un processeur avec les connaissances du XXI^e siècle, n'ayant pas à traîner le fardeau de la compatibilité avec des architectures vieilles de 20 ans, comme ARM ou l'architecture x86 d'Intel et en voulant par la même occasion que l'architecture de jeu d'instructions du processeur (ISA de l'anglais instruction set architecture) reste ouverte^[3].

En 2014, la version 2.0 des spécifications est publiée, plusieurs industriels importants^{[Lesquels ?]} sont intéressés par le projet ^[3].

En 2015, la fondation RISC-V est créée avec plus de 100 membres, avec un directoire composé d'entreprises comme Google, Nvidia, Western Digital, NXP Semiconductors, Microsemi, Cortus et Bluespec, ainsi que des représentants de l'Université de Berkeley. Depuis, des entreprises telles que AMD, Qualcomm, et IBM l'ont rejoint^[3].

En 2016, Nvidia prévoit d'utiliser un microcontrôleur RISC-V pour ses GPU et pense ainsi multiplier par 3 ses performances par rapport à son propre microcontrôleur, Falcon^[4],[3]. Le Falcon est également un processeur d'architecture RISC, mais avec adressage limité à 32 bits et pas de protection de threads et avec ses limitations. Nvidia désire donc le remplacer par la version 64 bits de RISC-V, bénéficiant ainsi d'un adressage 64 bits, des corrections d'erreur, d'un jeu d'instructions extensible et d'une amélioration de la sécurité^[5].

En 2017, la version 2.2 des spécifications est publiée. Mozilla annonce que son langage Rust peut être compilé vers l'architecture RISC-V. Le fabricant de disques durs Western Digital annonce qu'il va livrer des milliards de ses équipements équipés d'un contrôleur à architecture RISC-V^[3].

Le 9 juillet 2018, une partie de la direction de la société ARM décide de faire un site nommé « riscv-basics.com » contre RISC-V, sentant son marché menacé, notamment parce qu'une partie importante de ses plus gros clients (voir plus haut^[Où ?]) commence également à développer des solutions basées sur RISC-V. Cette action met en colère le personnel technique de la société qui y voit une attaque contre le mouvement open-source. Cela a également pour effet de faire connaître un peu plus RISC-V et de faire davantage comprendre qu'il s'agissait d'une alternative viable. Dès le lendemain, le 10 juillet 2018, la direction d'ARM décide finalement de fermer le site^[6],[7].

En 2019, le gouvernement américain de Donald Trump met la pression sur les fondeurs de micro-électronique, tel que le taïwanais TSMC, le plus important au monde, pour qu'ils déménagent leurs activités sur le sol américain, ce que ce dernier refuse^[8], tout en menaçant ceux qui continueraient de travailler avec les entreprises chinoises telles que Huawei^[9]. À la suite des risques politiques de ces pressions, la Fondation décide de s'implanter dans un pays neutre : la Suisse^[10],[9],[4].

En octobre 2019, Nvidia cherche des spécialistes RISC-V pour l'intégrer comme processeur au sein de ses SoC Tegra^[4].

En octobre 2020, Huawei sort ses nouveaux microcontrôleurs maison à base de RISC-V, ainsi que les kits de développement matériel et logiciel correspondants^[11].

En juillet 2021, Haiku est porté sur RISC-V ; gel des fonctionnalités de Debian Bullseye en vue de la sortie de la première version de la distribution à supporter officiellement RISC-V. Le pilote graphique Radeon HD pour Linux est porté sur l'architecture^[12].

En décembre 2021, RISC-V ratifie 15 nouvelles spécifications jusqu'alors à l'état de brouillon (draft), ajoutant en tout 40 nouvelles extensions optionnelles, dont les extensions vectorielles ou de chiffrement standard^[13],[1].

Toujours en décembre 2021, Starfive annonce un cœur nommé Dubhe RV64GCBVH, à 2 GHz, gravé en processus TSMC 12 nm avec les extensions Vecteur et Hyperviseur. L'extension vectorielle supporte un VLEN de 128 à 1024 bits et l'ALU comporte un chemin de données de 128 ou 256 bits. De son côté l'Académie des sciences de Chine annonce son deuxième processeur, le XiangShan Nanhu RV64GC gravé en 14 nm, 11 étapes, superscalaire et out-of-order. La conception du cache de niveau 2 et 3 est inspirée par le cache par bloc inclusif de SiFive^[14].

En avril 2023, la carte de StarFive Tech, VisionFive2 est équipée d'un SoC JH7110 basé sur des cœurs SiFive et comportant un quadruple cœur RV64GC à 1,5 GHz, c'est le premier SoC comportant un GPU 3D PowerVR intégré, il comporte également un GPU2D Vivante^[15]. Au mois de mai, Sipeed lui emboîte le pas avec la carte Lichee Pi 4A basée sur un plus puissant T-Head TH1520, utilisant 4 cœurs THead C910 plus puissant ainsi que d'autres cœurs RISC-V pour le traitement du signal et d'autres tâches, et comportant également un GPU 3D PowerVR plus puissant et un GPU 2D Vivante^[16],[17]. BeagleBoard, sort ensuite en juillet la BeagleV-Ahead également équipée du TH1520^[18].

Les deux SoC sont dans les mois qui suivent intégrés au noyau Linux, en ce qui concerne le boot, et les différents éléments de base (mémoire, réseau, eMMC), à l'exception de la sortie HDMI et du GPU 3D. Un début de pilote DRM pour le GPU 2D Vivante est intégré au noyau^[19].

SOPHGO sort le SoC CV1812H, basé sur deux cœurs XuanTie C906. Le processus d'intégration au noyau mainline commence en octobre 2023^[20].

En mai 2023, Ubuntu annonce supporter la VisionFive2^[21].

En octobre 2023, le Kendryte K230 est le premier processeur à sortir équipé de l'extension vectorielle en version 1.0^[22].

En novembre 2023, David Chen, directeur de l'écosystème d'Alibaba, déclare, lors du RISC-V Summit à Santa Clara, en Californie, que le premier cloud commercial basé sur des processeurs RISC-V à fini d'être déployé à l'Université du Shandong (à Jinan), en Chine, durant les deux mois précédents. Le système utilise un total de 3 072 cœurs RISC-V 64 bits, répartis sur 48 nœuds. Des SoCs Sophgo SG2042 cadencés à 2 GHz et comportant 64 Mio de cache sont utilisés. Le système utilise des interfaces PCIe de 4^e génération. Alibaba annonce également avoir conclu en octobre un partenariat avec Google pour finaliser le portage du système Android sur RISC-V, le plus gros du travail de portage ayant été fait par Alibaba depuis 2020^[23]. Le même jour, les développeurs de l'European Processor Initiative, annoncent avoir produit avec succès l'EPAC en version 1.5 de leur processeur sous forme d'ASIC, fruit de la coopération de trente institutions de dix pays. Trois approches ont été d'abord proposées, un processeur général avec des unités vectorielles dédiées (VPU), des accélérateurs d'apprentissage (machine learning) comportant de nombreux cœurs (type many-core), appelé STX) et un processeur général gérant de la précision variable (appelé VRP). La version 1.5 est composée de micro-tuiles de type VPU, utilisant des cœurs RISC-V « Avispado » conçus par Semidynamics et l'unité de processeur vectoriel conçue par le centre de supercalculs de Barcelone et l'Université de Zagreb^[24]. La société espagnole Semidynamics avait annoncé en avril la disponibilité de ses cœurs, et qu'ils pouvaient supporter des gravures allant jusqu'à des finesses de l'ordre de 5 nm^[25].

RISC-V implémente un jeu d'instructions RISC, sans microcode ni surcouche d'architecture, du type exécution dans le désordre ou dans l'ordre, ou bien le support d'un type de matériel en particulier (ASIC, FPGA…), mais ceux-ci peuvent être implémentés avec toutes leurs fonctions.

• révision 2008 de la norme IEEE-754 pour l'unité de calcul en virgule flottante (FPU).
• Adressage 32, 64 ou 128 bits.
• Possibilité pour chaque implémentation d'apporter des instructions étendues.
• Support d'implémentation multicœurs hautement parallèles et d'architecture multiprocesseurs hétérogènes.
• Instructions de longueur variable en option, permettant à la fois d'augmenter l'espace d'encodage des instructions disponibles, mais également de rendre les instructions plus denses afin d'améliorer les performances, de réduire la taille du code statique et d'augmenter l’efficacité énergétique.
• Une architecture complètement virtualisable pour faciliter le développement d'hyperviseur.

Des chercheurs de l'Université de Californie à Berkeley ont également développé une version appelée BOOM, ajoutant une gestion d'exécution dans le désordre des instructions, dans le modèle RV64G^[26].

Le nom du processeur a une signification :

• La base est constituée de RV (pour RISC-V), puis de 32, 64 ou 128, selon le nombre de bits, et enfin, d'un I ou d'un E (embedded, c'est-à-dire embarqué)^[27].

Les noms de bases possibles sont donc :

• RV32I
• RV32E (embarqué)
• RV64I
• RV128I

Le nom du processeur est suivi d'une ou plusieurs lettres décrivant les extensions qui sont ajoutées à la base^[27] :

• M – Extension standard de multiplications et divisions entières ;
• A – Extension standard d'instructions atomiques ;
• F – Extension standard de virgule flottante simple précision (32 bits) ;
• D – Extension standard de virgule flottante double précision (64 bits) ;
• G – Général, raccourci pour les instructions de base, et les jeux d'instructions ci-dessus, c'est-à-dire, M,A,F,D)
• Q – Extension standard de virgule flottante quadruple précision (128 bits) ;
• L – Extension standard de virgule flottante, décimal ;
• C – Extension standard d'instructions compressées ;
• B – Extension standard de manipulations de bits ;
• J – Extension standard de langages traduits dynamiquement (Compilation à la volée, Just in time ou JIT), cela concerne les langages de scripts tels que C#, Haskell, Java, JavaScript, Lua, OCaml, PHP, Python, R, Ruby, Scala, WebAssembly, etc ;
• T – Extension standard de mémoire transactionnelle ;
• P – Extension standard d'instructions SIMD compactées (Packed SIMD) ;
• V – Extension standard d'opérations vectorielles ;
• N – Extension standard d'interruptions utilisateur ;
• S – Extension standard de Superviseur ;
• H – Extension standard d'Hyperviseur, comporte des instructions similaires à S mais commençant par un H^[28].

Ces extensions ont été ratifiées ultérieurement aux spécifications 1.0 de l'architecture. Les noms sont plus complexes mais plus précis^[29] :

• Zbb – Manipulation de bits
• Zihintpause — Indice de Pause (février 2021)
• Zfinx, Zdinx, Zhinx, Zhinxmin — Nombres à virgule flottante dans des registres d'entiers (novembre 2021)
• Zfh, Zfhmin — nombres flottants à demi-précision (novembre 2021)
• Sm1p12, Ss1p12, Sv57, Hypervisor, Svinval, Svnapot, Svpbmt — extension d'architecture privilégiée (novembre 2021)
• Zve32x, Zve32f, Zve64x, Zve64f, Zve64d, Zve, Zvl32b, Zvl64b, Zvl128b, Zvl256b, Zvl512b, Zvl1024b, Zvl, Zv (version 1.0 des spécifications de l'extension vectorielle, novembre 2021, remplaçant la version 0.7.1)
• Sstc — « stimecmp / vstimecmp », interruption de minuteur pour le mode Superviseur via un CSR propre à ce mode (novembre 2021)
• Smstateen — Extension d'état actif (novembre 2021)
• Zbkb, Zbkc, Zbkx, Zknd, Zkne, Zknh, Zksed, Zksh, Zkn, Zks, Zkt, Zk, Zkr — extension cryptographique, instruction de scalaires et de source d'entropie (novembre 2021)
• Sscofpmf — compteur de dépassement et filtrage basé sur le mode (novembre 2021)
• Zba, Zbb, Zbc, Zbs — manipulation de bits (novembre 2021)
• Zicbom, Zicbop, Zicboz — opération de cache de base de l'ISA (novembre 2021)
• Smepmp — Améliorations des accès mémoires et de la prévention d'exécution en fonction du mode machine (novembre 2021)
• Zmmul — (juin 2022)
• Zawrs — Attente sur un réglage par réservation (novembre 2022)
• Ztso — Tri du stockage total (janvier 2023)
• RV32E/RV64E – jeu d'instructions des entier de base (janvier 2023)

Le jeu d'instructions de base est composé de 47 instructions, dont huit instructions systèmes (appels systèmes, compteurs d'exécution), le reste étant réparti dans les catégories calcul, contrôle de flux et accès mémoire^[30].

La version RV32I comporte 32 registres généraux 32 bits, tandis que la version RV32E (embarqué, embedded) ne comporte que 16 registres généraux 32 bits. Les deux comportent en plus un registre PC^[31].

Toutes les instructions de calcul utilisent trois opérandes, sauf lui et auipc qui n'en ont que deux (un registre destination et une valeur immédiate). Le premier opérande est le registre de destination, le second le registre source et le troisième, soit un second registre, soit une valeur immédiate (précisé par un i dans le mnémonique de l'instruction, sauf auipc ayant un autre sens)^[30] (Les instructions de multiplication et division entières sont contenues dans l'extension M) :

• add, addi, sub : addition et soustraction. Pour la soustraction d'une valeur immédiate, on utilise addi avec une valeur immédiate négative.
• sll, slli, srl, srli, sra, srai : décalage bit à bit (shift) + gauche/droite (left/right), logique (logical) ou arithmétique (arithmetic).
• and, andi, or, ori, xor, xori : opérations logiques bit à bit comprenant et (and), ou (or) et ou exclusif (xor).
• slt, slti, sltu, sltui, (set if less than) met le registre de destination à 1 si le premier opérande source est égal ou inférieur au second. Le u signifiant non-signé (unsigned). Les opérandes immédiats sont limités à 12 bits.
• lui, charge la partie immédiate de poids fort (load upper immediate), i.e. les bits 12 à 31 du registre de destination avec une valeur immédiate sur 20 bits. Il faut utiliser addi avec une valeur immédiate de 12 bits, pour compléter la valeur.
• auipc ajoute la valeur immédiate au 20 bits de poids forts du compteur ordinal (PC), il faut également utiliser addi pour les 12 bits de poids faible

Instruction de branchement conditionnels^[30] :

• beq, bne, blt, bltu, bge, bgeu, instruction de branchement (branch) conditionnel à deux opérateurs, égal (equal), différent (not equal), plus petit (less than), plus grand ou égal (greater or equal), signé (par défaut) ou non (unsigned).

Branchements inconditionnels^[30] :

• jal (jump and link), passe le contrôle à l'adresse du PC à laquelle est ajoutée la valeur immédiate 20 bits signée fournie. Ajoute l'adresse de l'instruction suivante (adresse de retour à la fin de la fonction appelée) dans le registre de destination.
• jalr (jump and link, register), l'adresse du saut est calculée par l'addition du registre source et de la valeur immédiate sur 12 bits, et l'adresse de l'instruction est chargée dans le registre de destination. Si cette instruction est précédée d'une commande auipc, le saut peut être effectué dans l’entièreté de l'espace mémoire 32 bits.

Les instructions d'accès mémoire servent à transférer des données entre un registre et la mémoire. Le premier opérande est le registre, le second un registre contenant l'adresse, le troisième une valeur immédiate sur 12 bits signée ajoutée au contenu du registre utilisé pour l'adressage, afin de déterminer l'adresse finale^[30] :

• lb, lbu, lh, lhu, lw, chargement (load) d'un octet (byte), demi-mot (half-word, 16 bits), ou mot (word, 32 bits) de la mémoire vers un registre de destination. Les instructions sont étendues par le signe (défaut) ou par des zéros (unsigned).
• sb, sh, sw, stockage (store), un octet (byte), demi-mot (half-word, 16 bits), ou mot (word, 32 bits) vers la mémoire.
• fence, force l'ordonnancement de l'accès à la mémoire dans un contexte multithread, en assurant notamment la cohérence des caches.
• fence.i, permet de s'assurer que les opérations depuis stockage vers les mémoires d'instructions (par exemple cache instruction) soient terminées avant leur exécution. Elle est principalement utilisée dans le cas de code automodifié.

Une instruction sert à invoquer un appel système et un autre initialise un point d'arrêt pour le débogueur^[30] :

• ecall, appel système
• break, ajout d'un point d'arrêt.

Six instructions servent à lire et écrire dans les registres de contrôle et statut du système (control and status registers CSR). Le registre CSR est lu dans un registre général, puis mis à jour de façon atomique^[30] :

• csrrw, csrrwi, csrrc, csrrci, csrrs, csrrsi,

Les 6 registres CSR 32 bits suivants (correspondant à 3 valeurs 64 bits, de compteurs d’exécution) sont définis en lecture seule ^[30] :

• cycle, cycleh, compteur de cycles d'horloges passés depuis un temps de référence. Ce temps peut varier si le mode de changement de fréquence ou de tension dynamique (dynamic voltage and frequency scaling (DVFS)) est actif ;
• time, timeh, compteur de temps-réel passé depuis un temps de référence (typiquement, démarrage du système) ;
• instret, instreth, compteur d'instructions processeur exécutées (instruction retired).

L'ISA 64 bits étend les registres et l'espace l'adressage de 32 bits à 64 bits (XLEN=64). Les instructions comportant le suffixe W (anglais : Word, signifiant mot), indique que leur action est limité à un mot (32 bits) et ne se préoccupe pas des 32 bits supérieurs des entrées. Le bit de signature est déplacé vers le 64^e bit (bit 63) des registres, il est donc important d'utiliser les fonctions spécialisées lors d'utilisation de données 32 bits^[32].

Cela a aussi des implications sur les opérations immédiates. Par exemple, l'opération d'addition immédiate addi utilisant une valeur immédiate de 12 bits, addiw ignore les dépassements des 32 bits et place le bit de signe sur le bit 63 des registres^[32].

L'ISA RISC-V RV32E est indentique à RV32I, mais ne comporte que 16 registres (x0 à x15, avec x0 toujours égal à 0), au lieu de 32^[33].

L'extension vectorielle (V) n'est pas un SIMD, mais un processeur vectoriel. Elle comporte trois variables, ELEN (nombre de bits d'un élément), VLEN (nombre de bits d'un vecteur) et SLEN (distance de (stripping) entre deux éléments) qui doivent tous trois être une puissance de 2^[34].

Elle comporte 32 registres de vecteurs nommés de v0 à v31, qu'il est possible de grouper par deux, dans ce qui est appelé groupe de registre de vecteur (vector register group) pour améliorer la précision ou bien améliorer les performances. Il y a également six registres de contrôle et statut (en) (CSR) (vstart, vxsat, vxrm, vtype, vl, vlenb) ^[34].

Un groupe de travail propose, en janvier 2021, une extension GPU appelée RV64X basée notamment sur l'extension de processeur vectoriel et le format VBlock proposé par le projet Libre GPU pouvant être implémenté en ASIC ou FPGA. La première version a pour objectif d'utiliser un pilote compatible avec l'API Vulkan de Khronos pour, plus tard, supporter OpenGL et Direct3D. Il devrait également s'adresser, dans un premier temps, au domaine de l'embarqué. Les contraintes fixées sont^[35] :

• Instruction 64 bits ;
• Support des fonctions complexes sin, cos, atan, pow, exp, log, rcp, rsq, sqrt, etc.
• Des vecteurs supportant 2 à 4 éléments en 8, 16 ou 32 bits ;
• Des matrices carrées 2 × 2, 3 × 3 et 4 × 4 ;
• pixels aux formats 8, 16, 32 et 64 bits ;
• Les points en 4 dimensions XYZW, 64 ou 128 bits ;
• Les pixels en 4 composantes RVBA, avec 8, 16, 24 ou 32 bits par composante ;
• Les texels ont 3 composantes UVW, en 8 ou 16 bits ;
• Support de variables de lumière, Ia, ka, Id, kd, Is, ks…

En décembre 2019, la société Think Sillicon a proposé un GPU basé sur l'architecture RISC-V^[36].

Vortex est un GPGPU open source libre offrant une compatibilité OpenCL et OpenGL. Les développeurs ont modifié le code de la bibliothèque PoCL pour le support des instructions RISC-V et Vortex d'OpenCL^[37].

En 2018, le projet Kazan ou Libre RISC-V avait pour objectif de développer un GPU basé sur RISC-V. En 2020, en raison de différents désaccords avec le fonctionnement de la fondation RISC-V, les auteurs du projet se réorientent vers une architecture OpenPower, version ouverte de Power, l'architecture RISC des années 1990 d'IBM^[38]. Les auteurs se tournent finalement vers la création d'une extension de processeur vectoriel appelée SV pour l'architecture Power, proche de l'extension V de RISC-V, plutôt que le développement d'un GPU.

Différents SoC RISC-V, tels que le StarFive JH7110 et le T-Head TH1520, intègrent tous deux des GPU 2D Verisilicon de Vivante et des GPU 3D PowerVR d'Imagination Technologies. Ces cores graphiques sont fermés, mais Vivente et Imagination Technologies œuvrent tous deux à l'intégration des pilotes DRM dans la branche Linux mainline, et IT PowerVR à l'intégration du pilote3D dans la partie Vulkan de Mesa ; le convertisseur à la volée OpenGL vers Vulkan permettra d'apporter la compatibilité OpenGL avec les performances accrues de Vulkan.

Une série d'outils libres est proposée pour le développement sur cette architecture, incluant la compatibilité des compilateurs GCC et LLVM (donc Clang), le support du débogueur GDB, ainsi que de l'hyperviseur et émulateur QEMU^[39]. Le langage Rust supporte RISC-V depuis novembre 2017^[40],[41].

Au niveau assembleur, GNU Assembler supporte les architectures RISC-V 32 et 64 bits (assembleur, désassembleur), et riscv-assembler est un assembleur en Python.

BronzeBeard^[42] est un assembleur RV32IMAC écrit en Python liant le programme assemblé à une bibliothèque minimaliste, afin de fournir un système de type bare metal. Il a d'abord été testé sur les cartes de Sipeed, Longan Nano et Wio Lite, et leur processeur GigaDevice GD32V en raison de la possibilité d'accéder facilement à ce type de matériel avec son écran pour moins de 10 €. L'auteur prévoit de le porter également vers l'HiFive1 Rev B^[43]. Le même auteur a également produit un interpréteur Forth bare metal pour RISC-V^[44].

Cette architecture est supportée en janvier 2016 par le noyau Linux via un ensemble de patchs ainsi que par FreeBSD^[45]. Son intégration dans le tronc commun stable de Linux est effective depuis la version 4.15, avec un support plus étendu depuis la version 4.17.

Le langage de script MicroPython, version adaptée aux microcontrôleurs de Python, a été porté en 2017 par Microsemi sur architecture RISC-V^[46].

Arduino fonctionne sur les microcontrôleurs GD32V de GigaDevice. Il peut utiliser pour cela le système temps réel RT-Thread et l'interface graphique RTT-GUI d'Arduino^[47].

Le système temps réel Zephyr fonctionne également sur les processeurs RISC-V, notamment sur son émulation par Qemu et sur différentes implémentations matérielles^[48].

La version minimum de Rust à destination de l'embarqué (Minimum Supported Rust Version (MSRV)) est portée sur RISC-V, par la communauté de rust-embedded^[49]. Le système RustOS, basé sur un noyau rCore, une version Rust de uCore OS Plus fonctionne sur l'implémentation Qemu de RISC-V et sur les systèmes HiFive Unleashed, et est utilisé à l'université Tsinghua pour les cours de système d'exploitation^[50]

La société UltraSOC développe « Tessent Embedded Analytics » une solution d'analyse et de traçage sur RISC-V, pour les solutions propriétaires ou ouvertes. Elle est rachetée par le groupe Siemens et continue cette activité au sein du groupe^[51].

Cette architecture est supportée par les systèmes d'exploitation pour internet des objets, LiteOS (licence BSD) et pour plateformes mobiles HarmonyOS de Huawei^[11].

Le logiciel d'aide à la découverte de failles de sécurité, afin de pouvoir les exploiter^[52], du service de renseignement des États-Unis, NSA, Ghidra, supporte le format binaire de cette architecture^[53].

En janvier 2020, Alibaba fait une démonstration d'Android 10 porté par T-Head sur leur SoC ICE EVB comportant 2 cœurs RISC-V 64 bits XuanTie C910, un cœur vectoriel XuanTie C910V et un GPU Vivante GC8000UL^[54].

Le système XBoot est un système de boot en logiciel libre multi-plateforme, permettant également d'utiliser en bare-metal la majorité des périphériques standards du monde de l'embarqué. Il fonctionne entre autres sur les cartes à base du Soc AllWinner D1, basé sur le cœur RISC-V open-source T-Head C906.

Différentes distributions Linux sont disponibles, dont Debian Bullseye avec plus de 95 % des paquets portés^[55], Arch Linux^[56], Fedora^[57], Ubuntu^[58], Yocto^[59]. Les systèmes d'exploitation NetBSD^[60], FreeBSD^[61], OpenBSD^[62] et Haiku^[63] bootent également sur RISC-V. En Octobre 2021, Alpine Linux était en cours de portage^[64].

Linux et Haiku peuvent bénéficier de l'accélération des cartes graphiques AMD Radeon HD via le pilote libre Mesa qui est indépendant de l'architecture du processeur^[65],[66].

Sipeed propose en décembre 2023 la « Lichee Pocket 4A » première console de jeu basée sur l'architecture RISC-V. Il s'agit d'une console portable, basée sur le SoC TH1520 de T-Head, comme pour sa carte Lichee Pi4a^[67].

Il est possible de simuler ces architectures via différents émulateurs et hyperviseurs.

L'hyperviseur QEMU, ainsi que par ANGEL (un simulateur RISC-V en HTML5 et JavaScript) ou via les cartes ZedBoard et Zybo comportant des FPGA Xilinx Zynq^[68],[69]. L'émulation de RISC-V (32 et 64 bits) est supportée nativement dans Qemu à partir de la version 2.12.0 sortie le 24 avril 2018^[70]. La version 5.1 ajoute le support du choix du bios dans les arguments^[71].

TinyEMU de Fabrice Bellard (également auteur de QEMU et FFmpeg) est un émulateur léger RISC-V, il est utilisé pour le portage de Haiku (remake libre de BeOS)^[72]. Il est également utilisé dans BareDoom, un port de Doom sur RISC-V via Barebox, cette version de TinyEMU étant elle même recompilée en WebAssembly (WASM) pour fonctionner dans un navigateur^[73].

Juice-VM est un émulateur de machine virtuelle RISC-V RV64IMASU minimaliste, supportant MMU et entrées/sorties UART. Il permet de faire fonctionner FreeRTOS et également, sur des systèmes très limités en ressources, tels que les microcontrôleurs type ESP32 Xtensa double-cœur avec 8 Mo de PSRAM et 2 Mo de flash SPI, le noyau Linux 5.0 compilé pour architecture RISC-V^[74],[75].

RISC-V Rust est un émulateur RISC-V développé en langage Rust et fonctionnant en WebAssembly. Le but étant d'utiliser l'émulateur dans un navigateur. Les systèmes d'exploitation GNU/Linux et xv6-riscv fonctionnent dessus^[76].

Wrap-V est un générateur de cœurs RISC-V, supportant également l'architecture MIPS en TL-Verilog (Transaction-Level Verilog) et passant par le processeur de macros M4. Il permet de développer des cœurs dont les pipelines comportent 1 à 7 niveaux. Il est possible de modifier la sortie M4 pour l'adapter à des besoins spécifiques. Il est également possible d'utiliser TL-Chisel^[77].

Le microprocesseur libre LowRISC, est un projet d'implémentation libre et ouverte de RISC-V, créé par Andrew Huang (du MIT, également auteur de la plate-forme ouverte Novena), Julius Baxter (projet OpenRISC et université de Cambridge), Michael B. Taylor (université de Californie à San Diego, UCSD Center for Dark Silicon), Dominic Rizzo (Google ATAP (en)), Krste Asanović (Université de Californie à Berkeley).

Le NEORV32 est une implémentation libre (licence BSD clause 3) d'un SoC, de type microcontrôleur pour FPGA écrit en VHDL, indépendant des plateformes. Il est compatible avec les spécifications 2.2 de RISC-V pour RV32 et passe le test de conformité. FreeRTOS a été porté sur ce SoC^[78],[79]. Il se base sur le travail que les développeurs avaient fait pour le neo430, une implémentation d'un processeur FPGA de type microcontrôleur compatible avec le MSP430 de Texas Instrument^[80],[81].

Le PicoRV32 est une implémentation libre, sous licence ISC, supportant les jeux d'instructions RV32IMC dont le but est d'avoir la plus petite empreinte possible, avec selon les choix entre 750 et 2000 LUT et une fréquence maximum de 250 à 450 MHz. Il a pour finalité d'être un processeur auxiliaire sur FPGA ou ASIC. Il peut être configuré comme cœur RV32E, RV32I, RV32IC, RV32IM, ou RV32IMC^[82] (voir la section #Nomenclature des extensions).

HumingBird E203 et HumingBird E203v2 sont des implémentations open source sous licence Apache 2.0 en langage Verilog^[83],[84] du Nuclei RISC-V isa de Nuclei System Technology^[85]. Ils équipent notamment le SoC à microcontrôleur GD32Vf103 de GigaDevice, utilisé notamment dans la carte Sipeed Longan Nano^[86].

Western Digital propose une gamme de cœurs nommés SweRV, open source, disponibles via CHIP Alliance. Ils ont aussi annoncé une coopération avec Codasip afin de proposer un support commercial de ces cœurs^[87]. Ces processeurs hautes performances visent les domaines embarqués et supportent le jeu d’instruction RV32IMC. La famille SweRV se décline comme suit:

• Le Cœur superscalaire SweRV EH1 possède 2 files d'execution et est basé sur un pipeline de 9 étages.
• Le Cœur superscalaire multi-threadé SweRV EH2^[88] permet de gérer 2 threads simultanément avec 9 étages de pipeline.
• Le Cœur SweRV EL2 simple issue avec 4 étages de pipeline.

L'Académie chinoise des sciences a rendu public le processeur Xiangshan, sous licence libre (license Mulan v2, approuvé par l'OSI), le 11 juin 2021 sur Github^[89]. Le processeur est développé en langage Chisel, qui d'après les développeurs comporte 5 fois moins de lignes de code qu'en Verilog et permet un développement plus rapide^[90],[91]. Au moment de sa sortie, le processeur supporte la distribution Debian Bullseye pour RISC-V. Une première implémentation matérielle sort en juillet 2021, baptisée Yanqihu, gravée en 28nm et fréquencée entre 1.2 et 1.3 GHz, elle à des performances par GHz similaire aux ARM Cortex-A72 avec 7/Ghz SPEC CPU 2006. Une seconde version prévue pour l'automne de la même année appelée Nanhu, gravée en 14nm et fonctionnant à 2 GHz, devrait atteindre des performances par GHz similaires à un Intel i9-10900K (11.08/Ghz) avec 10/Ghz SPEC CPU 2006, et une puissance de calcul, à cette fréquence, comparable à celle d'un ARM Cortex-A76^[92],[91].

En octobre 2021, Alibaba Group ouvre les cœurs de ses processeurs sous le nom d'T-Head OpenXuanTie. Cela couvre les SoC à destination de l'embarqué et pour serveurs^[93]. Les sources en langage Verilog sont mis à disposition sur Github de T-Head^[94].

SiFive, une startup annonce en juillet 2016, le SiFive U5 Coreplex, utilisant l'architecture RISC-V et permettant d'implanter jusqu'à huit cœurs U54 par SoC, comprenant chacun du cache instruction et données de 1^er niveau, le SoC contient un plus large cache de 2^e niveau. Le but va être d'implémenter d'abord des versions pour du matériel très spécifique n'ayant pas besoin de beaucoup de puissance, mais de fonctions spécialisées dans un premier temps, pour pouvoir améliorer les technologies par la suite^[95].

En 2018, la startup SiFive, créée par des développeurs de RISC-V, présente au FOSDEM la carte HiFive Unleashed, comportant un processeur SiFive Freedom U540 SoC (4+1 cœurs RISC-V jusqu'à 1,5 GHz) et 8 Gio de RAM ECC, port ethernet Gb, et capable de faire tourner GNU/Linux^[96].

Shakti est une initiative indienne de conceptions de différents processeurs basés sur l'architecture RISC-V et divisés en 6 séries : E-class pour l'embarqué, C-Class pour les microcontrôleurs, I-Class pour les microprocesseurs pour clients légers, M-Class pour la bureautique, S-Class pour les stations de travail et les serveurs, et enfin H-Class pour les super-calculateurs^[97].

Codasip est la première société à avoir développé un cœur compatible RISC-V non-libre en janvier 2016 (Codix)^[98] et a poursuivi son offre avec des familles de cœurs pour l’embarqué et les domaines applicatifs. Les cœurs développés par Codasip sont écrits en CodAL, un langage de description d’architecture. L’outil Studio est utilisé pour obtenir les simulateurs ainsi que les fichiers nécessaires à l’implementation physique de ces cœurs. La famille L regroupe des cœurs 32-bits basse consommation, visant les domaines de l’embarqué, proposants en option une unité de calculs flottants. Cette famille se décline en 3 ou 5 étages de pipeline. La famille H regroupe des cœurs hautes performances 64-bits visant les domaines embarqués, propose en option une unité de calculs flottants. La famille A regroupe des cœurs  64-bits en mesure d’executer Linux, avec l’option de les augmenter de l'extension “P”. Ces cœurs ont 7 étages de pipeline, une unité de calculs flottants, une MMU. De plus les versions -MP intègrent des mémoires caches de niveau 1 (L1) et 2 (L2) et supportent jusqu’à 4 cœurs par cluster^[99]. Le cœur RISC-V mis à disposition dans Codasip Studio est destiné à l’apprentissage ou des essais^[100].

Le concepteur russe Syntacore prévoit de développer, à la demande du conglomérat national Rostec, un processeur RISC-V 8 cœurs en 12nm d'ici à 2025^[101].

Lors du 7^e RISC-V workshop, Western Digital a annoncé que la compagnie allait développer des processeurs RISC-V. Le but de Western Digital est d'entamer une transition vers des solutions open-source pour ses serveurs de stockage. À terme, WD espère vendre près de deux milliards de processeurs RISC-V par an.

En 2018, la startup grenobloise fabless GreenWave, présente le GAP8, un processeur basse consommation pour IoT, optimisé pour l'intelligence artificielle^[102].

En 2019, GigaDevice Semiconductor lance la série de microcontrôleurs GD32V, basé sur la version 32 bits de l'architecture. Parmi les 14 déclinaisons, le GD32VF103 est cadencé à 108 MHz et accède à sa mémoire flash intégrée sans wait states (en), donc sans latence. Il comporte 128 Kio de mémoire flash intégrée à la puce, et 32 Kio de SRAM, 2 convertisseurs analogique-numérique 12 bits et 2 numérique-analogique 12 bits, ainsi que différentes interfaces de communications (3 SPI, 2 I2C, 3 USART, 2 UART, 2 I2S, 2 CAN et 1 USB OTG)^[103]. La puce est compatible broche-à-broche avec ses microcontrôleurs GD32 basés sur l'architecture ARM^[104], ainsi que le STM32 de STMicroelectronics^[105], permettant ainsi de porter facilement les applications d'une architecture à l'autre^[104] et également compatible Arduino^[47]. Des GD32V sont notamment utilisés dans la carte de développement Sipeed Longan Nano.

Sipeed a également développé la carte Sipeed M1 (ou Kendryte KD233), équipée d'un SoC Kendryte K210 comportant 2 cœurs RISC-V 64 bits et un processeur d'intelligence artificielle. Ces cartes sont prévues pour fonctionner avec FreeRTOS^[106]. Cette carte utilise MAIXPy, une version adaptée de MicroPython, programmable via Plateform.IO. Différentes déclinaisons existent, comme MaixDuino, dont la carte à un format compatible avec l'Arduino, et supporte l'IDE^[107]. Il est également possible de l'utiliser avec un système d'exploitation Linux. D'autres versions, plus compactes sont déclinées. En juillet 2021 Canaan sort le Kendryte K510, une version améliorée comportant une partie microprocesseurs composée de 2 cœurs RV64 et un accélérateur composé d'un autre RV64 avec extension DSP^[108].

En 2019, le président des États-Unis, Donald Trump menace de blocage les fournisseurs de Huawei, dont font partie des fondeurs tels que TMSC, et la société britannique ARM, qui fournissaient jusqu'alors l'IP des cœurs utilisés dans les processeurs HiSilicon de Huawei. La société américaine Nvidia ayant racheté au japonais SoftBank les droits sur la société ARM, Huawei a dû trouver une solution de contournement et semble s'être tourné vers RISC-V. Les premiers kits de développements HiHope HiSpark Wifi IoT utilisent un microcontrôleur Hisilicon Hi3518, compatible avec ses nouvelles plateformes, Huawei LiteOS et HarmonyOS. Les compilateurs fournis avec sont des compilateurs GCC à destination de codes d'architecture RISC-V 32 bits^[11].

En novembre 2020, Espressif annonce, la sortie du ESP32-C3, WiFi & BLE, un processeur dans la lignée de l'ESP32, mais compatible broche à broche avec l'ESP8266, et utilisant l'architecture RISC-V 32 bits au lieu de Xtensa LX6 des ESP32. Il comporte un processeur cryptographique, mais pas de DSP contrairement à l'ESP32^[109]. En juillet 2021, Espressif annonce la disponibilité d'un nouveau modèle de NodeMCU basé sur le processeur ESP32-C3, d'architecture RISC-V^[110]. L'utilisation du RISC-V apporte de meilleures performances de calcul à fréquence par cœur que l'architecture Tencila Xtensa LX6 ou LX7, à fréquence égale, et apporte un meilleur rapport calcul/consommation^[111]. Le ESP32-S2 puis ESP32-S3 comportaient déjà un coprocesseur ULP (ultra low power) d'architecture RISC-V pour La consommation en veille^[112]. Ce SoC est compatible avec Apache NuttX^[113].

OpenWifi, présenté en décembre 2019, est une pile WiFi open source, compatible Linux, qui peut fonctionner sur FPGA, une implémentation fonctionnelle a été effectuée sur FPGA Xilinx, connecté à une carte RF fmcomms2/fmcomms4^[114]

Les modules BL602/BL604 de Bouffalo Lab, basés sur du RISC-V 32-bit (cœur SiFive E2-Series^[115]), sont des modules WiFi & Bluetooth 5.0 LE. Sipeed et Pine64 annoncent q'ils vont les intégrer dans leurs cartes à destination de l'IoT^[116], Pine64 crée un Nutcracker challenge afin d'ouvrir les pilotes de la partie sans-fil en novembre 2020^[117]. Ils sont utilisés dans le PineCone de Pine64, tandis que le RV-Debugger et la carte FPGA Tang Nano 4K de Sipeed intègrent les modules BL702, toute la série BL70x de Bouffalo Lab étant également basé sur un cœur RISC-V.

L'agence spatiale européenne développe un processeur neuronal baptisé « NOEL-V » et basé sur l'ISA RISC-V et son extension vectorielle (V ou RVVE) utilisant des techniques RHBD (Radiation Hardened By Design), pour les contraintes de l'environnement spatial (température et rayons ionisants), ainsi que les contraintes d'efficacité énergétique, au cœur de satellites. Le projet est mené par Cobham Gaisler, au Centre européen de recherche et de technologie spatiales (ESTEC), qui avait déjà produit en 2019, un processeur similaire appelé « LEON » basé sur l'architecture SPARC-V8 à la fin des années 1990^[118],[119].

La carte mère NANOhpm-obc développé par la société slovène Skylabs et le CERN et l'ESA, utilise un FPGA résistant aux radiations spatiales et intégrant le softcore NOEL-V de (Cobham Gaisler - CAES)^[120]. Elle est utilisée dans le nanosatellite Trista-R envoyé dans le vol inaugural de la fusée Vega-C, en juillet 2022 et dont le but est de voler dans l'environnement radio-actif de la ceinture de Van Allen^[121],[122]. Le contact avec le satellite était établi avec succès le 4 août^[123].

Pinecil de Pine64 est un fer à souder à régulation électronique, basé sur un processeur RISC-V RV32IMAC « Bumblebee Core » à 108 MHz^[124].

Sipeed RV-Debugger Plus est un connecteur UART (série) et débugueur JTAG open source, basé sur le SoC Bouffalo Lab BL702, utilisant un microntrôleur RISC-V 32 bits (basés sur les SiFive E2-Series^[115]) à 144 Mhz, comportant un FPU, un module de chiffrement, l'Audio (I2S master/slave), il gère le Zigbee 6, Bluetooth 5.0 LE, WiFi et ehternet. Le firmware est un logiciel libre, il est également possible de l'utiliser comme carte de développement^[125].

ZedBoard et Zybo comportant des FPGA Xilinx^[68].

La carte en matériel libre, LicheeTang, de LicheePi, présentée en septembre 2018, carte implémentant de base un microcontrôleur softcore basé sur l'architecture RISC-V et utilisant un FPGA, utilise un Anlogic EG4S20. Elle comporte des GPIO afin de pouvoir y connecter différents types d'éléments électroniques^[126].

La carte Tang Nano FPGA, présentée en octobre 2019, de Sipeed, utilise quant à elle un FPGA GOWIN Semi GW1N de sa famille LittleBee family^[127], la Tang Nano 4K, utilise un Bouffalo BL702 d'architecture RISC-V, comme convertisseur USB à série/JTAG.

La série de cœurs de processeurs Hummingbird E200 (ou HBird E200) est une implémentation chinoise open-source de RISC-V et comprend des implémentations FPGA^[83].

En décembre 2019, OpenWiFi est présenté. C'est une pile WiFi matérielle et logicielle libre fonctionnant sur FPGA, avec une implémentation sur Xilinx^[114].

En juin 2020, Efinix propose 3 architectures 32 bits RISCV32I optimisées pour le FPGA Trion^[128]

En juillet 2020, est présentée la carte open-source SAVVY-V basée sur le SOC 64 bits PolarFire^[129]. Le PolarFire SoC Icicle utilise un SoC en FPGA comportant 5 cœurs 64 bits, dont un RV64IMAC et quatre RV64GC et équipé de 2 Gio de RAM LPDDR4, d'abord présenté en décembre 2019, il sort finalement au 3^e semestre 2020^[130]. PolarBerry est une variante également proposée en crowdfunding en octobre 2020^[129].

Différentes cartes de type SBC, et fonctionnant sous Linux, sont présentées à partir de 2018, tentant de se fixer un prix similaire aux populaires Raspberry Pi : La SBC HiFive Unleashed (en) est présentée en février 2018, basée sur un SoC comportant quatre cœurs U54 RV64GC (64 bits) à 1,5 GHz et 8 Gio de RAM ECC de type DDR4, sur la base d'un financement participatif^[131].

Imagination Technologies et le laboratoire RISC-V International Open Source (RIOS) se sont associés pour faire une carte de type SBC appelée PicoRio, dévoilée en septembre 2020 au RISC-V Global Forum, la plateforme est globalement open source, à l'exception de certaines parties essentielles comme les I/O ou les accès mémoire^[132].

En novembre 2020, Sipeed annonce une SBC utilisant un SoC AllWinner, simple cœur, composé d'un XuanTie C906 (RV64GCV) à 1 GHz en 22 nm, fait par les concepteurs du processeur 16 cœurs RISC-V 64 bits, XT910 d'Alibaba, il n'a pas de GPU 3D, mais un GPU 2D, et un décodeur vidéo matériel, H.264 et H.265, de 64 Mio à 256 Mio de RAM soudée (et certains modèles pourraient avoir de la RAM externe), ainsi que des connexions HDMI, ethernet Gb, USB et USB OTG^[133]

En janvier 2021, la SBC BeagleV utilise un SoC StarFive JH7100 comportant un processeur RISC-V double-cœur SiFive U74, un DSP Vision DSP Tensilica-VP6, un moteur NVDLA (architecture ouverte NVIDIA Deep Learning Accelerator) et un moteur de réseau neuronal pour l'accélération d'IA. Sa première déclinaison n'a pas de processeur géométrique 3D, la seconde version comportera un GPU d'Imagination Technologies (donc sans pilote ouvert). Enfin, le SoC comporte un VPU, capable de décoder du H.264 et H.265 jusqu'à 4Kp60, ou bien deux flux en 2Kp30. La carte est équipée de 4 ou 8 Go de RAM en LPDDR4, de 4 ports USB 3.0, d'un port ethernet 10Gb, HDMI 2.0, DSI, deux ISP, un port 40 broches et alimenté par USB-C^[134]. Deux versions sont mises à disposition, une comportant 4 Go de RAM à 100$ et une avec 8 Go à 150$, les processeurs gravés en 7 nm par TSMC, tournent à 3.5 GHz, sont de type RV64GCVBH (avec notamment une unité vectorielle) et un processeur obtient des performances comparables à celles des ARM Cortex-A76 et A77^[135],[136]. En mai 2021, est proposé la distribution Fedora comme distribution par défaut, avec les premières cartes disponibles pour les développeurs. XFCE est le gestionnaire de fenêtre par défaut, pouvant s'afficher sur la sortie HDMI^[137].

En février 2021, Pine64, annonce, la sortie d'une SBC de développement, basé sur un SoC comportant un cœur RV64GCV (XuanTie C906) et un second RISC-V 32bit BL602 (ESP32-C), pour la partie réseau sans fil, des pilotes ouverts étant en cours de développement pour celui-ci. Le but étant de se fixer un prix inférieur à 15 (US)$, afin de rendre la plateforme de développement accessible au plus grand nombre^[138].

L'Académie chinoise des sciences annonce en juin 2021, qu'elle est en train de préparer la sortie de 2 000 ordinateurs portables basés sur des RV64GC d'ici la fin 2022 et pour cela travailler à l'optimisation pour RISC-V des moteurs de Firefox (spiderMonkey et son compilateur à la volée (JIT)) et de Chrome/Chromium (WebKit) afin qu'ils y fonctionnent correctement^[139].

Le groupe Alibaba a conçu le XuanTie 910 (ou XT910), un SoC à destination des serveurs, composé de 16 cœurs RISC-V 64 bits RV64GCV, organisé en grappes de 4 cœurs comportant 32 ou 64 kb de cache de données et autant en cache d'instruction. Le groupe proclame que les performances d'un cœur sont du même ordre que celles d'un ARM Cortex-A73^[140].

L'union européenne a lancé un projet de supercalculateur basé sur l'architecture RISC-V, appelé European Processor Initiative (EPI), financé par le programme EU horizon 2020, développé par 26 partenaires (dont la RISC-V Foundation, le Centro Nacional de Supercomputación (CNS ou BSC), le CEA, Infineon ou encore STMicroelectronics) de 10 pays. Un SoC utilisant l'architecture RISC-V pour les accélérateurs également développés en Europe, a pour but de produire un supercalculateur exascale, ainsi que de fournir le domaine de l'automobile, fondé sur des technologies européennes. L'utilisation d'architecture ARM comme processeur principal est envisagée mais pas certaine. Dans ce cas, RISC-V se limiterait aux accélérateurs de calcul. Le projet cherche à réutiliser les systèmes existants (déjà implémentés sous GNU/Linux)^[141].

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