Jerarquia de memòria cau

Organització genèrica de memòria cau multinivell

La jerarquia de memòria cau, o memòria cau de diversos nivells, fa referència a una arquitectura de memòria que utilitza una jerarquia d'emmagatzematge de memòria basada en velocitats d'accés variables a les dades de la memòria cau. Les dades molt sol·licitades s'emmagatzemen a la memòria cau en magatzems de memòria d'accés d'alta velocitat, la qual cosa permet un accés més ràpid per part dels nuclis de la unitat de processament central (CPU).^[1]

La jerarquia de memòria cau és una forma i part de la jerarquia de memòria i es pot considerar una forma d'emmagatzematge en nivells. Aquest disseny estava pensat per permetre que els nuclis de la CPU processessin més ràpidament malgrat la latència de memòria de l'accés a la memòria principal. L'accés a la memòria principal pot actuar com un coll d'ampolla per al rendiment del nucli de la CPU ja que la CPU espera dades, mentre que fer que tota la memòria principal sigui d'alta velocitat pot ser prohibitiva. Les memòria cau d'alta velocitat són un compromís que permet l'accés d'alta velocitat a les dades més utilitzades per la CPU, permetent un rellotge de la CPU més ràpid.^[2]

Jerarquia de memòria cau fins a un nivell L3 de memòria cau i memòria principal amb L1 dins el xip

En la història del desenvolupament d'ordinadors i xips electrònics, hi va haver un període en què els augments de la velocitat de la CPU van superar les millores en la velocitat d'accés a la memòria.^[3] La diferència entre la velocitat de les CPU i la memòria significava que la CPU sovint estaria inactiva.^[4] Les CPU eren cada cop més capaços d'executar i executar quantitats més grans d'instruccions en un temps determinat, però el temps necessari per accedir a les dades de la memòria principal va impedir que els programes es beneficiïn plenament d'aquesta capacitat.^[5] Aquest problema va motivar la creació de models de memòria amb taxes d'accés més altes per tal d'aprofitar el potencial dels processadors més ràpids.^[6]

Referències

↑ Hennessy, John L. Computer Architecture: a Quantitative Approach (en anglès). Sixth, 2011. ISBN 978-0128119051. OCLC 983459758.
↑ «Cache: Why Level It» (en anglès). http://gec.di.uminho.pt.+[Consulta: 17 setembre 2022].
↑ Ronald D. Miller; Lars I. Eriksson; Lee A Fleisher, 2014. Miller's Anesthesia E-Book. Elsevier Health Sciences. p. 75. ISBN 978-0-323-28011-2
↑ Albert Y. Zomaya, 2006. Handbook of Nature-Inspired and Innovative Computing: Integrating Classical Models with Emerging Technologies. Springer Science & Business Media. p. 298. ISBN 978-0-387-40532-2
↑ Richard C. Dorf, 2018. Sensors, Nanoscience, Biomedical Engineering, and Instruments: Sensors Nanoscience Biomedical Engineering. CRC Press. p. 4. ISBN 978-1-4200-0316-1
↑ David A. Patterson; John L. Hennessy, 2004. Computer Organization and Design: The Hardware/Software Interface, Third Edition. Elsevier. p. 552. ISBN 978-0-08-050257-1

[CA:QA-1] Hennessy, John L. Computer Architecture: a Quantitative Approach (en anglès). Sixth, 2011. ISBN 978-0128119051. OCLC 983459758.

[2] «Cache: Why Level It» (en anglès). http://gec.di.uminho.pt.+[Consulta: 17 setembre 2022].

[3] Ronald D. Miller; Lars I. Eriksson; Lee A Fleisher, 2014. Miller's Anesthesia E-Book. Elsevier Health Sciences. p. 75. ISBN 978-0-323-28011-2

[4] Albert Y. Zomaya, 2006. Handbook of Nature-Inspired and Innovative Computing: Integrating Classical Models with Emerging Technologies. Springer Science & Business Media. p. 298. ISBN 978-0-387-40532-2

[5] Richard C. Dorf, 2018. Sensors, Nanoscience, Biomedical Engineering, and Instruments: Sensors Nanoscience Biomedical Engineering. CRC Press. p. 4. ISBN 978-1-4200-0316-1

[6] David A. Patterson; John L. Hennessy, 2004. Computer Organization and Design: The Hardware/Software Interface, Third Edition. Elsevier. p. 552. ISBN 978-0-08-050257-1

[1]

[2]

[3]

[4]

[5]

[6]